Ce projet open source est l’implémentation du célèbre processeur moderne et en vogue RISC V, se basant sur une micro-architecture en pipeline. Plus précisément, c’est l’amélioration de la précédente implémentation du même processeur en single-cycle RISC-V 1C. La particularité de cette implémentation en comparaison avec d’autres implémentations sur le net, c’est que c’est une implémentation visuelle (vous pouvez voir son diagramme sur l’image en bas) et non textuelle (sous forme de code), pédagogique sur le simulateur logique Digital de Helmut Hneemann, avec un code couleur et une mise en disposition organisée de telle sorte à faciliter le suivi du flux des signaux dans les composantes internes du processeur lors de son exécution, et même une exécution pas à pas avec un accès total à toutes les entités internes du processeur. Sachant cela, il est aussi tout à fait possible de générer du code Verilog ou VHDL par le simulateur permettant l’intégration les outils classiques de développement du hardware. D’ailleurs le code source (légèrement modifié) du processeur en Verilog est ajouté à ce projet. Il est aussi tout à fait possible d’implanter ce processeur sur FPGA pour avoir une réalisation physique réelle de ce dernier.
